『SystemVerilogによる検証の基礎』の詳細情報

SystemVerilogによる検証の基礎
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タイトル SystemVerilogによる検証の基礎
サブタイトル
著者 [著者区分]篠塚 一也 [著・文・その他]
出版社 森北出版 レーベル
本体価格
(予定)
6800円 シリーズ
ページ数 400p Cコード 3004
発売予定日 2020-01-28 ジャンル 専門/単行本/情報科学
ISBN 9784627851719 判型
内容紹介
SystemVerilogによるハードウェア検証技術を詳説!

検証に必要なSystemVerilogの基本知識をカバーしつつ、
ランダムスティミュラスの生成、ファンクショナルカバレッジ、
アサーション、さらにはUVMを利用した検証作業について、
膨大な言語仕様の中から重要ポイントをピックアップし、丁寧にひもときます。

コードの記述例も多数掲載。手を動かしながら読み進めることによって、
複雑かつ見落としやすい仕様を、実践的に身につけられるよう工夫されています。

検証作業に携わるエンジニア必読の1冊。
目次
第1章 概要
第2章 SystemVerilogに関する予備知識
第3章 ランダムスティミュラスの生成
第4章 ファンクショナルカバレッジ
第5章 アサーション
第6章 UVM
第7章 補足
著者略歴(篠塚 一也)
(有)アートグラフィックス
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